華為提出「韜定律」 「邏輯折疊」突破摩爾定律物理限制

華為提出「韜(τ)定律」，以「時間縮放」原則，指導半導體產業發展方向，將帶來晶體管、電路、芯片、系統四個層面的深刻變化，通過發揮國內在3D集成、先進封裝、晶片設計製造協同優化、光通信等領域的技術能力，以系統拓撲結構的優化，以及迭代彌補短期制程節點的差距。

華為公司董事、半導體業務部總裁何庭波於星期日在電氣電子工程師學會(IEEE)舉辦的國際電路系統研討會上發表主旨演講，認為摩爾定律的「幾何縮放」面臨停滯及約束，「韜定律」的「時間縮放」則是回歸本源的真正目標。

她提到，主導半導體產業半個多世紀的「摩爾定律」，正面臨嚴峻的物理極限及經濟效雙重挑戰，要跨越傳統工藝路徑的局限，探索一條全新可持續演進路線，成為全球半導體行業極待攻克的共同難題，「韜定律」正是解決難題的有效路徑。

華為提出「邏輯折疊(LogicFolding)」等核心技術，構建貫穿器件、電路、晶片到系統層面的多層級協同優化體系，以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升，通過優化晶體管及互連電阻及寄生電容，縮短關鍵路徑的走線長度大提升晶體管密度及電路性能。

華為表示，在過去年已經基於「邏輯折疊」設計並量產381款晶片，並會在今年秋季首款完全採用有關技術的全新麒麟(Kirin)手機SoC晶片，目標在2031年達到1.4納米等效性能。