華為更新「韜定律」：昇騰2030年引入三維邏輯摺疊技術

華為更新了半導體演進理論「韜定律」的最新論文，進一步細化旗下麒麟處理器同昇騰人工智能平台未來數年的演進路線，嘗試為晶片產業尋找新的技術路徑。

據《第一財經》報道，華為半導體負責人何庭波在科學院平台發布新版本論文，提出以「時間縮微」替代傳統的「幾何縮微」，作為電子系統持續演進的新目標。 論文補充了大量實測數據，顯示在相同性能目標下，新研發的麒麟2026晶片可以將功耗降低百分之41，同時降低功率密度，有助應對先進製程的物理邊界挑戰。 更新後的論文亦明確了時間表，華為昇騰平台將會在2030年前後引入三維邏輯摺疊技術。

華為表示，隨着大模型持續演進，人工智能系統的瓶頸不再只是單顆晶片的計算能力，未來基礎設施需要從晶片，互連到計算集群進行系統級協同設計，才能持續提升性能。